模拟设备引入了一个高性能时钟抖动衰减器，旨在支持JESD204B串行接口标准，用于连接在基站设计中运行的高速数据转换器和现场可编程的门阵列（FPGA）。JESD204B接口专门为满足高数据速率系统设计需求而开发，并且3.2 GHz HMC7044时钟抖动衰减器包含支持和增强该接口标准的独特功能的功能。HMC7044提供50-FS抖动性能，可提高TH
e signal-to-noise ratio and dynamic range of high-speed data converters, and the device provides 14 low-noise and configurable outputs that provide flexibility in interfacing with many different components. The HMC7044 also offers a wide range of clock management and distribution features that make it possible for designers of base stations to build an entire clock design with a single device.
在基站应用程序中，有许多串行的JESD204B数据转换器通道需要与FPGA对齐数据帧。HMC7044时钟抖动衰减器通过在数据转换器系统中生成源同步和可调节的样品和框架对齐（SYSREF）时钟来简化JESD204B系统设计。该设备具有两个相锁的环（PLL）和重叠的片上，电压控制的振荡器（VCO）。第一个PLL将低噪声，局部电压控制的时钟振荡器（VCXO）锁定为相对嘈杂的参考，而第二个PLL则将VCXO信号乘以VCO频率，而添加了很少的噪声。对于蜂窝基础架构JESD204B时钟的生成，无线基础架构，数据转换器时钟，微波基带卡和其他高速通信应用程序，HMC7044的体系结构提供了出色的频率生成性能，具有低相位噪声和集成抖动。
HMC7044 Clock Jitter Attenuator Key Features
- JEDEC JESD204B支持
- 超低RMS抖动：50 FS（典型12 kHz至20 MHz）
- 噪声底：-162 DBC/Hz在245.76 MHz时
- Low phase noise: < -142 dBc/Hz at 800 kHz to 983.04 MHz output frequency
- Up to 14 device differential device clocks from PLL2
- 外部VCO输入支持up to 5 GHz
- On-board regulators for excellent PSRR
The device is available not at $12.75 in 1K quantities.
Analog Devices, Inc.
www.analog.com
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