时钟抖动的应用相关性

时钟抖动通常用于描述振荡器和PLL时的性能要求，如FPGA，微处理器和物理等高性能组件。但是钟表抖动类型，测量方法和相应规格的血清均宽阔，往往导致混淆。使用最适合应用兴趣的抖动类型非常重要。本文档的目的是提供一些基本指南，用于选择和量化给定应用程序的相关抖动规范，如表1所示。

频域抖动
根据傅立叶理论，任何周期波(即时钟信号)都可以构造为一系列正弦波的无穷和，如图1所示。因此，一个时钟信号可以描述为一组频率和相应的振幅。时钟的标称频率被称为基频(也称为F0，或第一谐波)。F0的整数倍称为谐波。“完美时钟”是由奇数谐波组成的，其振幅不断减小。

然而，没有真正的世界时钟信号是完美的。基础上的边带频谱内容意味着频率偏差，或时序抖动，这是时钟抖动规范尝试量化的。注意，存在正面和负面边带内容，这是随机抖动的特征。如图2所示，表示为PN图的时钟信号的相位噪声（PN）是该基本边带内容的量化。通常由频谱分析仪测试设备生成，PN曲线对于看到时钟抖动的频率特性贡献特别有用，否则将在时域中测量的非常长的采样时间和长记录长度。

术语阶段噪声不与相位抖动（或累积的抖动）混淆。相位噪声是最常用的术语，用于描述瞬时相波动的“随机性”质量。相应的频率波动，因此周期波动是这些瞬时相波动的函数。因此，PN图是时钟抖动的频域表示，并且有效地从平均值的特定频率偏差点处的抖动大小。并且，特定频率偏差下抖动的幅度（或功率）是偏离发生频率的函数。因此，总之，PN曲线有效地表明了特定周期偏差发生的频率。并且，给定载波偏移频率的DBC值越低，越好。

术语RMS相位抖动用于表示从频域相位噪声图外推的RMS抖动值。术语旨在在本文中详述的“RMS抖动”来区分该抖动类型，这是严格的时期抖动的时域测量。如ParseVal定理所详细的，从PN图转换为RMS相位抖动值的转换基本上是一个积分功能（即PN图下的区域）。因此，RMS相位抖动的集成范围是该规范的必要限定符。该集成范围也称为“蒙版”，有效地将特定于应用程序的抖动频率滤波器。该抖动掩模的目的是将抖动的量化限制到未通过应用传递函数过滤的抖动频率范围。由RMS相位抖动规范表示的频域中抖动的定量使得该时钟抖动类型与Serdes用例特别相关（即SDH，SONET，以太网，XAUI，PCIe，SRIO），如图3所示。

相位插值器是Rx Serdes CDR电路的一部分，其传递函数有效地是高通滤波器（H3）。但是Tx Serdes PLL（H1）和Rx Serdes PLL（H2）传递函数有效地低通滤波器，其衰减存在于各自输入上的高频噪声。并且，系统的总转移功能由：HT（S）= [H1（S）-H2] * H3（S）给出。

给定PLL的一个非常重要的基准是它的带宽，也称为其“-3dB角频率”。这有效地是标称频率偏移，其中输入时钟抖动的电源仅为1/2被传送到输出。请注意，复合SERDES传递函数包括上-3DB角频率和低3DB角频率。而且，这些角频率外的时钟抖动有效衰减。

SERDES传递函数的上部和下角频率的起源在图4中进一步详述.TX Serdes时钟乘以PLL作为低通滤波器。结果，TX REFCLK上存在的高频抖动不会转移到该PLL的输出。这有效地定义了感兴趣的集成带的上部-3dB角频率。

类似地，用于恢复带内时钟的串行数据链路的接收端的Rx Serdes CDR复合物也使用内部PLL，因此还将通过REFCLK上的低频抖动。这是有效地定义了感兴趣的集成乐队的下一频频率。通常，TX PLL和RX PLL轨道低频抖动和衰减高频抖动。因此，它是大多数兴趣的中距频率，因为PLLS不一定同样跟踪这些。这些效果在一起，对给定应用程序绑定了Serdes传递函数。如果RMS相位抖动对于感兴趣的集成频段太高，则FIFO超过/欠运行将增加超出给定应用程序的可接受的错误率。

因此，用于驱动SERDES的时钟的RMS相位抖动要求必须与应用程序特定的抖动掩模或过滤器限定。一些示例应用程序特定过滤器包括：

•光纤通道（637 kHz << >> 10 MHz）
•10千兆以太网XAUI（1.875 MHz << >> 20 MHz）•SONET OC-48（12 kHz << >> 20MHz）
•SONET OC-192 (20 KHz <<>> 80MHz)
•SATA / SAS（900 kHz << >> 7.5 MHz）

各种网络通信标准（即GE，10GE等）通常指定PK-PK总抖动单元间隔（UI）为1 UI的百分比。这实际上是必须满足的Serdes眼睛闭合规范，以满足可接受的BER，这通常是许多标准的10-12。该规范仍然受到感兴趣的集成范围的限制。但是，PK-PK总抖动UI规范需要转换为相应的随机抖动规范，按顺序可以量化所需的“随机”RMS相位抖动值。以下是可以应用的一些常见系统级抖动预算假设，以便到达驱动SERDES时钟的抖动预算。

典型的PK-PK总抖动（TJ）限制为0.65 UI（当眼睛只有35％打开时发生比特错误）
随机抖动(RJ)预算为总抖动的1 / 4
大多数RJ来自时钟和Serdes
- 但是，保守地假设时钟预算1/4的RJ比赛
10-12 Ber是最常见的，所以请记住14作为标准偏差的数量
将TJPK-PK（0.65 * 1 UI）分224（14 * 4 * 4）以获得可接受的随机rms相位抖动。
如果没有指定，那么;
-对于远距离通信，使用12khz - 20MHz滤波器
- 对于短程通信，将波特率除以1667以获得较低-3dB的角频率

例如，考虑10千兆以太网，实现为四个Xaui Serdes车道，每个XAUI Serdes车道每次运行3.125Gbps。相应的RMS相位抖动要求计算如下。

一个UI，3.125Gbps = 320ps
PK-PK总抖动=（0.65 * 320ps）= 208ps
10 GE指定1.875MHz -To-20MHz的抖动面罩
因此，“随机”RMS相位抖动= (208pS)/224 = 930fs (1.875MHz <> 20MHz)

值得注意的是，RMS相位抖动的可接受幅度，以及感兴趣的集成频带，通常由PHY供应商的Refclock抖动规范决定。而且，PHY厂商的Refclock规范通常与行业标准和本节使用的应用假设略有不同。

相位噪声和RMS相位抖动也与RF信号链设计相关。考虑信号链路径中高性能ADC的用例。通常，ADC架构实现了一种采样和保持（S＆H）电路，其在时间内暂时采用ADC输入的快照，如图5所示。

当S＆H交换机关闭时，ADC输入的网络连接到样品电容。在瞬间打开开关时，一个半时钟周期后，电容器上的电压被记录并保持。开关打开的时间的变化称为孔径不确定性（即抖动），并且将导致与采样时钟抖动的大小成比例的误差电压和采样模拟输入信号转换速率。采样时钟的RMS相位抖动是该抖动的方便表达，因为它产生了一种用于计算由于孔抖动引起的ADC SNR劣化的单个数字。但是，详细看看PN图中的实际光谱内容可以更具尺寸。宽带噪声升高可能不会产生较差的RMS相位抖动结果，但会降低SNR。近距离相位噪声导致基本信号传播到FFT的相邻频率箱中，从而减少动态范围。宽带相位噪声将均匀地提升整个奈奎斯特区的噪声底板，从而降低了整体ADC SNR性能。

IDT包括针对有线（即SERDES）和无线（即RF信号链）通信应用的高性能PLL设备的高性能PLL设备的数据表中的PN图和相应的RMS相位抖动规范。作为示例，考虑来自IDT 8T49N282通用频率转换器的设备数据表的PN图和相应的RMS相位抖动测量，如下所示。请注意，需要为引用的RMS相位抖动指定载波频率和集成范围。通过这些限定员，用于156.25MHz载波的RMS相位抖动，集成在12 kHz << >> 20 MHz中，测量为此设备的约314FS。

PN图主要旨在是随机时钟抖动的表示。但是，实际上存在抖动的两个主要分类;随机抖动和确定性抖动。随机抖动是PN图的特征曲线表示的，是PLL抖动质量的主要测量。但是，现实世界应用始终有一定量的确定性抖动。并且，该确定性抖动可以通过显示在PN图中的相应马刺量化。例如，8T49N282示例PN图（上图）表现出以3.8MHz偏移频率为中心的-127DBC SPUR，另一个-122DBC偏移频率为〜7.6MHz偏移频率。

值得注意的是，根源并不总是容易导致虚假内容的来源。马刺可以表现为从PLL设备内和/或外部生成的不同频率的第二和三阶和/或差异。通常，唯一的根本原因杂散内容的方法是一次关闭（或修改）每个电位调制源并记下PN图中的任何相应的变化。

确定性抖动始终幅度为幅度，具有非常特异的（非随机）根本原因。确定性杂散内容的潜在来源可以是PCB设计本身，包括;

•串扰 - 携带PCB迹线的电流的增量电感将诱导磁场，然后可以影响附近的并联迹线。附近的迹线将把该磁场转换为叠加在其典型典型的驱动特性上的感应电流。该感应电流将影响相应的电压，这将显示为呈现出作为PN图上的浇口的确定性抖动源。组件放置和PCB路由是缓解此类型确定性抖动的重要考虑因素

•EMI - RF信号源和交流电源线是电磁干扰源（EMI）的示例。EMI源可以在时钟信号路径上引起噪声电流。这种现象和考虑因素类似于串扰的细节。

•电源切换器 - PLL输出的PN图中看到的时倍乘坐可以追溯到同步降压开关调节器的开关频率，用作同一PLL的电源。马刺通常以等于切换器频率的偏移频率和/或其谐波显示。了解电源切换器的频率特性对于设计相应的电源滤波器电路非常有用。

考虑使用嘈杂电源的IDT 8413S12的PN图，如图6所示。

这种设计在锁相环的输出处观察到显著的伪内容。根本原因分析利用电磁干扰嗅探器追溯热刺到同步Buck开关稳压器在本设计中使用。为了减少8413S12从调节器接收到的噪音，进行了几次布局修改。还进行了其他PCB设计修改;

•11 kHz的刺激及其谐波是由于稳压器的L-C滤波器电路。通过简单的无源元件变为L-C过滤器，将该刺激移动到1 kHz偏移量，将刺在12khz <<> 20MHz的兴趣范围内。
•600 kHz的刺激及其谐波是稳压器开关频率的直接结果〜600khz。通过在PLL的模拟电源引脚处向电源滤波器电路添加额外的100μF盖子来缓解该刺激。

然而，一些虚假内容来自8413S12设备本身，如图6所示。具有提供不同频率的多个输出的任何时钟合成器设备都可以产生不期望的和/或差异拍摄频率，这可能足以显示作为pn图上的刺激。此外，PLL架构本身可以解释一些虚假内容。考虑一个简单的整数PLL架构，如图7所示。

相位检测器（PD）和电荷泵将+/-脉冲传递到环路滤波器，这集成了这些脉冲，以产生电压控制振荡器（VCO）的调谐电压。但是，即使当PLL被锁定时，电荷泵也仍然由于PLL的正极电荷泵电路和其他非理想中的不匹配而导致的小电荷。这些脉冲可以以等于PD频率的偏移频率的偏移频率创建浇口，该PD频率在输入时钟参考的速率下运行。

这种现象通过今天实施的更复杂的PLL设计进一步复杂。例如，在当今复杂的PLL设计中使用的Fractional-N（FRAC-N）PLL和/或FRAC-N输出分频器的反馈分频器可以是内部生成的确定性抖动的来源。考虑FRAC-N PLL架构，如图7所示。反馈分频器在N和N + 1之间动态地改变。累加器在每个参考循环上将所需的分数与所需的分数相加。并且，当累计达到求和值1的累加器溢出时，反馈分频器被改变为（n + 1）以获得一个参考循环。对于0.1的反馈分频器的所需分数值，然后每一第10参考循环发生溢出。如果需要的分数为0.5，则溢出发生了每个其他参考循环。最终结果是“平均”输出频率等于（n +分数）* fref。

FRAC-N PLL的益处是，它不限于输入参考频率的整数倍数，因为它可以从任何输入频率产生任何输出频率。但是，调制反馈分频器现在是另外的确定性噪声源，并且可以在与该调制频率相关的频率下产生马刺。作为示例，如果需要的分数为0.5，则反馈分频器在每个其他循环中的n和（n + 1）之间交替，并且可以在等于参考频率的1/2的偏移时发生相应的施用。当所需分数接近0或1.时，这种杂散的行为对于给定的应用程序可能更加重要。这是因为反馈分频器的调制率变得非常低。例如，如果所需的分数为0.01，则PLL将仅为每100个参考循环中仅为1次（N + 1）。噪声的特征偏移是参考频率的1/100。这通常远低于PLL的环路带宽，并显示在设备输出上。

为了解决这个问题，高级PLL设计实施Δ-sigma调制（即DSM）技术，以提高简单的FRAC-N PLL架构。基本结构与FRAC-N PLL相同，但DSM用于“快速地”在许多分隔值之间的偏移。这样，分频器值永远不会处于相同的设置，超过几个周期，这使分隔器调制率非常高。因此，将相应的弹药被推出到高频率，通过PLL的环路带宽容易地滤除。

任何寄生含量的相关性取决于给定应用程序的灵敏度，以及对这些马刺发生的偏移频率和偏移频率的敏感度。非常重要的是，用于生成PN绘图的频谱分析仪设备配置有“开启的马刺”，以便获得完整的抖动表示。如果确定性抖动源位于PLL外部，则识别此类可能允许适当的过滤器设计，布局修改等。如果源是PLL本身，则可以尝试消除违规的刺激的配置变更。，或至少将其移出到兴趣的整合范围之外。

用于扇出缓冲器（FOB）的“添加剂”抖动通常被忽略，因为它被认为是可忽略的。许多FOB甚至没有在其数据表中指定的抖动。然而，这是应该量化的，特别是对于高性能设计。但是，只需从输入抖动中减去输出抖动不是指定“添加剂”RMS相位抖动的正确方法。考虑FOB的PN图，如图9所示。

要得到正确的数字，需要对输出的RMS相位抖动(浅蓝色PN曲线)进行平方，减去输入的RMS相位抖动(深蓝色PN曲线)的平方，然后对结果取平方根;有效地执行平方差的平方根。注意，这个值仍然依赖于频率和感兴趣的积分范围。因此，在指定扇出缓冲区的“可加性”RMS相位抖动时，必须对两者进行限定。这个图9实际上是IDT 8SLVP1208低相位噪声1:8 LVPECL Fan-Out Buffer的设备数据表的PN图。对于这个设备，载波频率为156.25MHz的“附加”RMS相位抖动，集成了从12khz到20mhz，是~ 35.9fs。

以这种方式量化“添加剂”rms相位抖动允许总rms相位抖动正确地计算为正方形之和的平方根。考虑图10所示的1GHz ADC / DAC时钟分布示例。在该示例中，第一级PLL具有300FS的内在抖动产生。而且，该PLL驱动的随后的FOB具有“添加剂”RMS相位抖动规范的50FS。提供给ADC的1GHz时钟的所得到的总RMS相位抖动如下：

总RMS相位抖动= SQRT [（300FS）2 +（50FS）2] = 304.14FS。

值得注意的是，在该示例中使用的FOB的“添加剂”效果仍然非常低，仅向总RMS相位抖动增加〜4fs。

结论
频域抖动通常被测量为相位噪声，并且是与理想的瞬时相位偏差的量度;有效地是时钟抖动的频域量化。通常，这种类型的抖动被表示为PN图，其示出了各种载波频率偏移点处的DBC值。它也可以量化为RMS相位抖动，符合应用程序适当的兴趣集成乐队。这种类型的抖动与高速串行通信和ADC用例相关，只能成为两个。此外，还应量化来自PN图的杂散内容，以表征总时钟抖动。

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